Thème C – Algorithme-architecture en traitement du signal et des images

Directeurs Scientifiques Adjoints

  • Christophe Jégo (PR 61, Laboratoire IMS, Bordeaux)
  • Jean-François Nezan (PR 61, IETR, UMR CNRS 6164)

Animateurs

Action Architectures et Applications

  • Fan Yang (PR61, Laboratoire LE2I, Dijon)
  • Daniel Ménard (PR61, Laboratoire IETR, Rennes)
  • Matthieu Gautier (MCF61, Laboratoire IRISA, Lannion)

Action Méthodes et Outils pour le TdSI

  • Virginie Fresse (MCF61, Laboratoire Hubert Curien, Saint-Etienne),
  • Loic Lagadec (PR, Laboratoire LabSTICC, Brest)
  • Olivier Muller (MCF61, Laboratoire TIMA, Grenoble)

Action Capteurs et Caméras

  • Gilles Sicard (CEA LETI, Grenoble)
  • François Berry (PR61, Institut PASCAL, Clermont Auvergne)
  • Matthieu Thevenin (CEA LIST, Saclay)

L’évolution des architectures s’organise autour de deux grandes catégories de systèmes, une première bien connue, est constituée de systèmes possédant une grande puissance de calcul sans prise en compte d’autres contraintes. Une seconde apparaissant jour après jour est la constitution d’une informatique dématérialisée où l’organe central n’est plus l’ordinateur traditionnel mais un ensemble de systèmes nomades coopérants entre eux pour réaliser les traitements liés à une application. Dans ce second cas, les contraintes sont multiples et ne se résument pas à la seule considération du nombre d’opérations effectuées par seconde.

Les algorithmes de traitement du signal, ceux des communications numériques et les méthodes de traitement vidéo doivent être associés à l’une ou l’autre de ces catégories selon l’application et son domaine d’utilisation. Dans ce contexte les nouvelles architectures de type GPU (Graphics Processing Unit) ou MPSoC (MultiProcessor System on Chip) sont naturellement de bons candidats. L’adéquation entre ces architectures massivement parallèles et des algorithmes souvent séquentiels est loin d’être triviale. Il est, dans ce cadre, nécessaire d’une part d’étudier la synergie existante entre l’algorithme à exécuter et le support d’exécution et d’autre part d’étudier les méthodes permettant une extraction efficace du parallélisme présent dans ces algorithmes.

L’utilisation des architectures parallèles (FPGA, GPU, MPSoC) pour l’implémentation des algorithmes de traitement du signal et des images est en pleine mutation. De nouvelles méthodes de programmation parallèles sont proposées (OpenMP, OpenCL, OpenVX, etc.) par les fournisseurs de composants. D’un point de vue méthodologique, les développeurs se heurtent à l’évaluation de ces méthodes et ne sont pas dans la possibilité de pouvoir les tester toutes et sur toutes les plateformes disponibles sur le marché. D’autre part, ces méthodes de programmation ne sont pas supportées sur toutes les cibles et les codes ne sont pas portables d’une cible matérielle à une autre. Le thème C devra permettre aux développeurs de partager leurs expériences sur ces nouvelles méthodes de programmation parallèles. La définition de modèles de programmation « hardware indépendant » reste un objectif d’actualité. L’exploration architecturale à partir de ces modèles doit permettre de faciliter le choix d’une cible matérielle pour une application donnée. De plus, la génération de code optimisé pour une cible devra permettre de passer des modèles de programmation « hardware indépendant » vers les nouvelles méthodes de programmation parallèles disponibles.

Actions spécifiques du thème

Dans les années à venir, le thème C organisera des journées permettant de débattre de ces sujets dans la lignée des Actions thématiques des dernières années. Pour traiter ces problématiques scientifiques le thème C sera organisé autour de trois Actions thématiques :

Équipes concernées

Environ 200 chercheurs (100 permanents et 100 doctorants), répartis dans 22 équipes participent activement à la vie scientifique du thème C.

Ces équipes sont les suivantes : LIP6 (Paris VI), ETIS (Cergy-Pontoise), GIPSA (Grenoble), Lab-STICC (Lorient, Brest), IRISA-CAIRN (Rennes, Lannion), IETR (Rennes), INRIA (Rocquencourt), IEF (Orsay), LE2I (Dijon, Creusot), LIRMM (Montpellier), CEA-LIST (Saclay), Telecom ParisTech (Paris), Institut Jean Lamour (Nancy), LHC (Saint-Etienne), LASMEA (Clermont-Ferrand), ESIEE (Marne-La-Vallée), LTHR (Toulouse), LEAT (Sophia Antipolis), IMS (Bordeaux), LIFL (Lille), LICM (Metz), ENSTA (Paris).

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