Vous êtes ici : Accueil » Kiosque » Annonce

Identification

Identifiant: 
Mot de passe : 

Mot de passe oublié ?
Détails d'identification oubliés ?

Annonce

21 avril 2017

Offre de thèse : Nouveaux défis dans la conception de décodeurs de codes correcteurs d'erreurs pour la 5G


Catégorie : Doctorant


Dans le cadre de la standardisation de la 5G (3GPP Rel 16) de nouvelles familles de codes correcteurs d’erreurs sont considérées ou ont déjà été adoptées : codes LDPC, codes polaires et les turbocodes. Les implémentations de décodeurs pour ces familles doivent répondre à de nouvelles contraintes liées aux cas d’usage de la 5G : (1) Très haut débit, jusqu’à 20 Gbits/s, flexibilité extrême en termes de taille de trame et de rendement de codage et support de la redondance incrémentale surtout pour le scénario eMBB, (2) Très faible latence de décodage pour la signalisation, nécessaire pour réduire la latence de l’étape de synchronisation, (3) Grande efficacité énergétique et de surface du chip pour les applications type communications entre machines tout en ayant une qualité de lien fiable. Ceci se traduit par une utilisation efficace des rendements faibles avec les petites tailles de trames.

Dans ce contexte, l’objectif de ce projet de thèse est de proposer et de développer de nouvelles architectures de décodeurs de canal. Les nouvelles familles de codes correcteurs d’erreurs identifiées récemment dans les groupes de travail du 3GPP (schémas particuliers de codes LDPC et de codes polaires), ainsi que les nouveaux candidats de turbo codes proposés au département Electronique d’IMT Atlantique en collaboration avec Orange seront considérés.

 

Contexte

Dans le cadre de la standardisation de la 5G (3GPP Rel 16) de nouvelles familles de codes correcteurs d’erreurs sont considérées ou ont déjà été adoptées :

Les implémentations de décodeurs pour ces familles doivent répondre à de nouvelles contraintes liées aux cas d’usage de la 5G :

Les codes considérés pour ces scénarios répondent différemment aux défis proposés. Par exemple, grâce à sa structure parallèle inhérente, le code LDPC pourrait facilement exploiter cet avantage pour monter en débit. Par contre, l’application d’une flexibilité extrême et le support de la redondance incrémentale rendent difficile la montée en débit. En effet, le coût correspondant en termes de routage pénalise fortement l’efficacité matérielle du décodage. En conclusion, cette nouvelle famille « multi-edge » LDPC pose de nouveaux défis pour l’implantation haut débit des décodeurs.

En particulier pour les codes polaires, un défi majeur se trouve encore lié à l’algorithme de décodage. Pour obtenir les performances promises, un décodage qui identifie et trie les mots de codes par ordre de vraisemblance au mot de code reçu (List decoding or ordered statistics decoding) est nécessaire. Concevoir en matériel le décodeur correspondant avec une contrainte de faible latence est un nouveau challenge qui n’a pas été exploré dans la littérature. Ces codes étant utilisés dans les canaux de contrôle, leurs performances en termes de latence et de correction d’erreurs sont un élément crucial dans la couverture des réseaux.

Les applications visées ciblent tout à la fois les télécommunications, le véhicule connecté (V2x, divertissement, appel d'urgence, ...), l'usine digitalisée (réseaux de capteurs intelligents, passerelle de connectivité, ...), et l’internet des objets de manière générale.

Objectifs et axes d’étude envisagés

L’objectif de ce projet de thèse est de proposer et de développer de nouvelles architectures de décodeurs de canal dans le contexte d’évolution décrit ci-dessus. Les nouvelles familles de codes correcteurs d’erreurs identifiées récemment dans les groupes de travail du 3GPP (schémas particuliers de codes LDPC et de codes polaires), ainsi que les nouveaux candidats de turbo codes proposés au département Electronique de l'IMT Atlantique en collaboration avec Orange seront considérés.

Un effort particulier sera mis sur l’investigation des codes polaires. En effet, un objectif principal de la proposition de ce sujet de thèse est de monter en compétences au sein de Pracom sur cette famille de codes et sur les algorithmes de décodage et architectures associées [1].

D’un autre côté, les travaux de cette thèse bénéficieront des compétences et des résultats disponibles au sein du département Electronique et de TurboConcept sur les familles des codes LDPC et turbo codes [2-4].

Cette étude comporte en premier lieu l’identification des différents paramètres systèmes en termes de tailles de trame, de rendements de codage, de contrainte de latence, de débit cible et de type de canal de transmission.

Dans une deuxième phase, des algorithmes de décodage adaptés seront étudiés dans une perspective d’implémentation matérielle. Dans ce contexte, de nouvelles techniques d’optimisation et de réduction de la complexité seront investiguées au niveau calcul et au niveau mémorisation et accès de lecture/écriture. Les opportunités de parallélisme et de partage de ressources seront étudiées au niveau algorithmique et au niveau architectural.

La dernière phase concerne l’implémentation matérielle de ces algorithmes et la proposition d’architecture de décodage originale. Cette architecture doit être extensible (différentes cibles de débit/latence) et flexible, i.e. supportant plusieurs paramètres de codes (tailles de trame, rendements) qui peuvent être changés dynamiquement en cours d’exécution. Les performances seront évaluées pour les deux cibles technologiques ASIC et FPGA et l’architecture sera intégrée dans une plateforme de prototypage à base de FPGA pour démonstration.

Contact

Amer Baghdadi, amer.baghdadi@telecom-bretagne.eu

 

Dans cette rubrique

(c) GdR 720 ISIS - CNRS - 2011-2015.