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20 octobre 2017

Analyse de la fiabilité d’un système embarqué : de l’injection/propagation au confinement des défaillances


Catégorie : Doctorant


L’objectif de ces travaux de thèse est d’étudier la fiabilité des systèmes embarqués reconfigurables en analysant les sources de défaillance : extrinsèques (SEE, perturbation sur l’alimentation, sur les entrées etc …) et intrinsèques (température, vieillissement, montage ...). Les effets de propagation des fautes transitoires dans les deux cas de défaillance seront aussi étudiés pour ces architectures reconfigurables.

Mots-clés : Architecture embarquée reconfigurable, fautes transitoires, confinement des fautes, défaillances extrinsèque/intrinsèque.

 

Description détaillée du sujet

Ce sujet de thèse se situe dans le cadre des travaux de collaboration entre l’équipe ASTRE du laboratoire ETIS et l’entreprise SAFRAN Eragny autour des techniques de tolérance aux fautes dans les systèmes embarqués. Une des techniques de tolérance aux fautes consiste à limiter leur propagation dans l’architecture (confinement des fautes). Dans cette thèse, nous avons tout d'abord pour objectif d'analyser les causes de défaillance d'un système électronique en utilisant une méthodologie à base d’injection de fautes; de chiffrer la probabilité d'occurrence de chaque type; enfin, nous souhaitons définir une politique de contre-mesure (confinement matériel, reconfiguration, etc...).

Nous distinguons ainsi trois étapes de travaux à réaliser.

L’objectif de la première étape est de proposer une ou plusieurs méthodes (logicielles, matérielles ou mixtes) d’injection des fautes transitoires dans une architecture composée d’un processeur (softcore, hardcore) et d’une zone reconfigurable (FPGA).

Pour pouvoir expérimenter les méthodes de tolérance aux fautes (ECC, TMR, DWC, Checkpointing/Recovery [3]), nous proposons d’utiliser des mécanismes d’injection des fautes selon leur type [1][2]. Ces mécanismes qui constituent la base de la méthodologie reposent sur l’utilisation soit d’une fonction logicielle qui perturbe d’une façon aléatoire le fonctionnement normal de notre application, soit d’une IP matérielle qui injecte des données dans les blocks mémoires (BRAM,DDR) ou dans la mémoire de configuration SRAM, ou encore, une perturbation sur la tension d’alimentation qui modifiera un ou plusieurs bits [4][5][6].

Lors de la deuxième étape, nous mesurons la sensibilité du FPGA à la compagne d'injection par une probabilité d’erreur exprimée par heure. Nous distinguons deux types de probabilité d’erreur :

L’accent sera mis sur la réduction de la probabilité de générer des données erronées. Ainsi, de nouveaux types d’algorithmes de détection/correction d’erreurs seront proposés.

Dans une troisième phase de la thèse, nous comparons plusieurs techniques de confinement des fautes existantes dans la littérature en vue de proposer une nouvelle approche pour contourner les modes communs de défaillances.

Les tâches à réaliser durant cette thèse pourront donc s’organiser comme suit :

Exemples de contexte applicatif :

Flight controls (Architecture produit type COM/MON sur des systèmes de commande de Vol )

Les systèmes de contrôle de vol pour hélicoptères civils et militaires sont conçus pour fournir une assistance au pilotage et des fonctions de pilotage automatique. Safran Electronics & Defense s'appuie sur son expertise reconnue et son expérience internationale dans ce domaine pour proposer des solutions adaptées à chaque besoin spécifique. Les solutions sont innovantes et modulaires et combinent facilité d'utilisation et installation simple avec une excellente fiabilité pour optimiser les coûts de performance. Ces systèmes sont déjà utilisés dans de nombreux aéronefs et ont enregistré plus de 12 millions d'heures de vol dans le monde entier.

AASM INS/GPS Laser

L'INS/GPS/Laser est un guidage inertiel / GPS complété d'un guidage terminal laser permettant d'engager des cibles mobiles manouvrantes, terrestres ou navales, illuminées par un désignateur laser au sol ou embarqué sur aéronef. Cette version est appelée SBU-54 Hammer.

l'AASM s'adapte à différents corps de bombe (125, 250, 500 et 1000 kg) et son propulseur lui confère une portée supérieure à 60 km, lui permettant d'être tiré à distance de sécurité. Autonome après le largage, il peut être mis en œuvre à très basse altitude aussi bien qu'à très haute altitude.

Pré-requis : Architecture des systèmes embarqués, langage VHDL, tolérance aux fautes.

Lieu de la thèse : SAFRAN Eragny et l’équipe ASTRE d’ETIS à l’ENSEA.

Nationalité Française exigée.

Références

[1] Kretzschmar, U.; Astarloa, A.; Jimenez, J.; Garay, M.; Del Ser, J., "Compact and Fast Fault Injection System for Robustness Measurements on SRAM-Based FPGAs," in Industrial Electronics, IEEE Transactions on , vol.61, no.5, pp.2493-2503, May 2014.

[2] Shirazi, M.S.; Morris, B.; Selvaraj, H., "Fast FPGA-based fault injection tool for embedded processors," in Quality Electronic Design (ISQED), 2013 14th International Symposium on , vol., no., pp.476-480, 4-6 March 2013.

[3] F. Sahraoui, F. Ghaffari, M. El Amine Benkhelifa, and B. Granado, "Context-aware resources placement for sram-based fpga to minimize checkpoint/recovery overhead." In IEEE Int, Conference on Reconfigurable Computing and FPGAs (ReConFig), December 2014

[4] M.A. Kacou, F. Ghaffari, O. Romain, B. Condamin, “Influence of High-Power Electric Motor on an FPGA used in the Drive System of Electric Car”,IECON 2016 – 42nd Annual Conference of IEEE Industrial Electronics Society October 24-27, 2016, Florence, Italy.

[5] Marc Alexandre Kacou, Fakhreddine Ghaffari, Olivier Romain, Bruno Condamin, “Error Rate Estimation of a Design Implemented in an FPGA based on the Operating Conditions” EWDTS 2017 – 15th IEEE EAST-WEST DESIGN & TEST SYMPOSIUM (EWDTS-2017) Novi Sad, Serbia, Sept 29 - Oct 2, 2017.

[6] Marc Alexandre Kacou, Fakhreddine Ghaffari, Olivier Romain, Bruno Condamin, “FPGA Static Timing Analysis Enhancement based on Real Operating Conditions” IECON 2017 – 43th Annual Conference of the IEEE Industrial Electronics Society, Pekin, 2017

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